삼성전자 “3D D램·1000단 이상 낸드 개발…차세대 공정 기술로 미래 반도체 선도”

[전자신문, 10.18일자]

 

삼성전자가 극자외선(EUV) 공정, 후면전력공급(BSPDN), 3차원(3D) 스택 등 셀 구조 혁신을 미래 반도체 시장의 핵심 '키워드'로 꼽았다. 이들 기술 확보에 힘을 쏟아 반도체 경쟁력을 차별화하겠다는 것이다.

이종명 삼성전자 반도체연구소 공정개발실장(부사장)은 18일 전자신문 주최 '테크서밋 2023'에서 “모든 IT 산업 발전사에는 인간의 뇌를 대체할 수 있는, 생각하고 사고하는 반도체가 기본이기 때문에 반도체는 유망 산업일 수밖에 없다”며 이같이 밝혔다.

이 부사장은 “삼성전자가 반도체 산업에서 잘하고 있는 분야가 D램, 낸드플래시, 로직”이라며 “세 분야 모두 발전을 거듭하고 있다”고 소개했다.

구체적으로 향후 3D 적층구조의 D램 등장을 예고했으며, 10나노급 이하 D램과 1000단 이상 낸드 양산, 2나노 이하 반도체 위탁생산(파운드리)이 이뤄질 것이라고 강조했다.

3D D램은 기존에 없던 D램 반도체다. 삼성전자가 도전하고 있는 3D D램은 칩 안에 있는 기억 소자를 아파트처럼 세로로 쌓는 개념이다.

현재의 D램은 평평한 면에 수백 억 개의 기억 소자를 배열한다. 만약 트랜지스터를 수직으로 적층한다면 회로 축소 부담을 덜 수 있을 뿐만 아니라 용량을 크게 늘릴 수 있다. 낸드플래시가 3D 적층으로 발전한 것과 같은 개념이다.

또 10나노 이하 D램과 1000단 이상 낸드도 아직 상용화되지 않은 반도체들로, 삼성전자는 이들 반도체 개발에 박차를 가하고 있음을 테크서밋에서 공유한 것이다.

이종명 반도체연구소 부사장은 메모리 반도체, 로직 선도에 있어서 중요한 요소들이 '공정 기술'이라며 “반도체 기술 초격차를 위해 EUV 공정 고도화, BSPDN 도입, 첨단 패키징 고도화 등 공정기술을 강화하고 있다”고 전했다.

 

이 부사장은 “D램 한계를 극복하는 방법은 셀 면적을 최소화하는 등 구조를 바꾸는 것”이라며 “삼성전자는 트랜지스터를 옆에 두는 것이 아닌 위로 쌓고 텅스텐·구리 대신 저항이 적은 다른 신소재를 활용하는 등 도체 고집적화에 유리한 구조를 만들겠다”고 말했다.

또 전기차·인공지능(AI) 등 산업 다변화와 복잡화, 초미세공정에 따라 다양한 반도체를 하나의 모듈로 구현하는 패키징 수요가 증가하는 점을 고려해 패키징 기술도 2.5D와 3D 패키징 등으로 지속 고도화한다. 특히 3D 패키징을 통해 고대역폭메모리(HBM) 등 자사 최신 고사양 메모리와 로직 칩을 탑재, 시너지를 극대화할 수 있다고 보고 있다.

미래 과제로는 삼성전자가 세계 최초 상용화한 차세대 트랜지스터 구조 게이트올어라운드(GAA)보다 발전된 기술이 필요할 것이라고 전망했다. 1나노 이하 공정에서는 칩 크기가 보다 미세해질 수밖에 없다. 3나노 공정에 GAA 기술을 적용, 기존 3차원 입체구조 칩 설계·공정 기술 FinFET 대비 전력을 적게 쓰면서 처리속도는 빠르고 면적을 최적화한 것처럼 계속적인 기술 고도화가 필요하다는 취지다.